RECON: resource-efficient CORDIC-based neuron architecture

G Raut, S Rai, SK Vishvakarma… - IEEE Open Journal of …, 2021 - ieeexplore.ieee.org
Contemporary hardware implementations of artificial neural networks face the burden of
excess area requirement due to resource-intensive elements such as multiplier and non …

[HTML][HTML] Data multiplexed and hardware reused architecture for deep neural network accelerator

G Raut, A Biasizzo, N Dhakad, N Gupta, G Papa… - Neurocomputing, 2022 - Elsevier
Despite many decades of research on high-performance Deep Neural Network (DNN)
accelerators, their massive computational demand still requires resource-efficient, optimized …

A CORDIC based configurable activation function for ANN applications

G Raut, S Rai, SK Vishvakarma… - 2020 IEEE computer …, 2020 - ieeexplore.ieee.org
An efficient ASIC-based hardware design of activation function (AF) in neural networks faces
the challenge of offering functional configurability and limited chip area. Therefore an area …

VLSI implementation of transcendental function hyperbolic tangent for deep neural network accelerators

G Rajput, G Raut, M Chandra… - Microprocessors and …, 2021 - Elsevier
Extensive use of neural network applications prompted researchers to customize a design to
speed up their computation based on ASIC implementation. The choice of activation function …

Bitmac: Bit-serial computation-based efficient multiply-accumulate unit for dnn accelerator

H Chhajed, G Raut, N Dhakad, S Vishwakarma… - Circuits, Systems, and …, 2022 - Springer
Contemporary hardware implementations of deep neural networks face the burden of
excess area requirement due to resource-intensive elements such as a multiplier. A semi …

A Data Flow Scheduler for Multi-precision SIMD Processing Engine Systolic Array CNN Accelerators

R Thakur, PJ Edavoor, G Raut… - 2024 IEEE International …, 2024 - ieeexplore.ieee.org
Conventional inference data-flow techniques for DNN accelerators often involve layer-wise
map**, resulting in frequent off-chip memory accesses. To address this issue, an efficient …

Low power approximate adder based repetitive iteration cord (LP-ARICO) algorithm for high-speed applications

C Thiruvengadam, M Palanivelan, KS Kumar… - Microprocessors and …, 2020 - Elsevier
In the most recent decade, the CORDIC calculation has drawn wide consideration from the
industry and scholarly community for different applications, for example, DSP, SDR, bio …

[HTML][HTML] Low power resource efficient CORDIC enabled neuron architecture using 45 nm CMOS technology

VP Sharma, H Patidar, G Raut, V Maheshwari… - e-Prime-Advances in …, 2023 - Elsevier
In this paper problem is addressed in the current study by providing resource-efficient
CORDIC enabled neuron architecture (RECON) that can be customized to calculate both …

[PDF][PDF] CORDIC Processors: A Comparative Perspective of Radix-8, Radix-4, and Radix-2

KV Rajesh, K Parvateesam, V Satyanarayana, S Kumar - ijeer.forexjournal.co.in
░ ABSTRACT-Some data streaming applications make use of digital signal processing
(DSP). The DSP algorithms include transcendental functions like trigonometry, inverse …

การ ประยุกต์ ใช้ การ เรียน รู้ เชิง ลึก เพื่อ เพิ่ม ความ จำเพาะ ใน การ ตรวจ คัด กรอง ภาวะ หัวใจ ห้อง บน สั่น พลิ้ว จาก สัญญาณ คลื่น ไฟฟ้า หัวใจ

จันทร์ ครบ, จัน ทัป ป ภา - 2019 - digital.car.chula.ac.th
Abstract ภาวะ หัวใจ ห้อง บน สั่น พลิ้ว (Atrial Fibrillation: AF) เป็น ภาวะ หัวใจ เต้น ผิด จังหวะ ที่ เป็น
ภัย เงียบ และ พบ ได้ บ่อย โดย เมื่อ เกิด ภาวะ นี้ ขึ้น ทำให้ มี ความ เสี่ยง ที่ จะ เกิด หลอดเลือด สมอง ตีบ …